ABEL-HDL

这是一种早期的硬件描述语言。在可编程逻辑器件的设计中，可方便准确的描述所设计的电路逻辑功能。他支持逻辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。ABEL语言和Verilog语言同属一种描述级别，但ABEL语言的特性受支持的程度远远不如 Verilog。 Verilog是从集成电路设计中发展而来，语言较为成熟，支持的EDA工具很多。而ABEL语言从早期可编程逻辑器件（PLD)的设计中发展而来。ABEL-HDL被广泛用于各种可编程逻辑器件的逻辑功能设计，由于其语言描述的独立性，因而适用于各种不同规模的可编程器的设计。如DOS版的ABEL3.0软件可对包括GAL期间进行全方位的逻辑描述和设计，而在诸如Lattice的ispEXPERT,DATAIO的Synario,Vantis的Design-Direct,Xilinx的FOUNDATION和WEBPACK等EDA软件中，ABEL-HDL同样可用于较大规模的FPGA/CPLD器件功能设计。ABEL-HDL还能对所设计的逻辑系统进行功能仿真。ABEL-HDL的设计也能通过标准格式设计转换文件转换成其他设计环境，如VHDL.Verilog-HDL等。从长远来看，VHDL和VerilogHDL的运用会比ABEL-HDL多的多，ABEL-HDL只会在较小的范围内继续存在

   AHDL

(Altera HHDL) 是ALTERA公司发明的HDL,特点是非常易学易用，学过高级语言的人可以在很短的时间（如几周）内掌握AHDL。它的缺点是移植性不好，通常只用于ALTERA自己的开发系统。

一个简单的AHDL的例子（七段LED译码器）：

SUBDESIGN 7segment
(
    i[3..0]                     : INPUT;
    a, b, c, d, e, f, g    : OUTPUT;
)
BEGIN
    TABLE
        i[3..0]    =>     a, b, c, d, e, f, g;

        H"0"         =>    1, 1, 1, 1, 1, 1, 0;
        H"1"         =>    0, 1, 1, 0, 0, 0, 0;
        H"2"         =>    1, 1, 0, 1, 1, 0, 1;
        H"3"         =>    1, 1, 1, 1, 0, 0, 1;
        H"4"         =>    0, 1, 1, 0, 0, 1, 1;
        H"5"         =>    1, 0, 1, 1, 0, 1, 1;
        H"6"         =>    1, 0, 1, 1, 1, 1, 1;
        H"7"         =>    1, 1, 1, 0, 0, 0, 0;
        H"8"         =>    1, 1, 1, 1, 1, 1, 1;
        H"9"         =>    1, 1, 1, 1, 0, 1, 1;
        H"A"         =>    1, 1, 1, 0, 1, 1, 1;
        H"B"         =>    0, 0, 1, 1, 1, 1, 1;
        H"C"         =>    1, 0, 0, 1, 1, 1, 0;
        H"D"         =>    0, 1, 1, 1, 1, 0, 1;
        H"E"         =>    1, 0, 0, 1, 1, 1, 1;
        H"F"         =>    1, 0, 0, 0, 1, 1, 1;
    END TABLE;
END;

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