Verilog HDL 程序举例

程序运行在不同软件平台可能要作一些修改，请注意阅读程序中的注释，如发现错误请来信指正或在BBS上提出。

 

基本组合逻辑功能：

双向管脚（clocked bidirectional pin）

多路选择器（MUX）

二进制到BCD码转换

二进制到格雷码转换

7段译码器

 

基本时序逻辑功能：

简单的锁存器 8位数据锁存器

12位寄存器 带load，clr等功能的寄存器

移位寄存器

各种类型计数器

基本语法：

元件例化与层次设计

 

存储器举例：

（注: 设计RAM的最好方法是利用器件厂家提供的软件自动生成RAM元件，并在程序中例化）

 

状态机举例：

一个简单的状态机

一个同步状态机

用状态机设计的交通灯控制器

数据接口

一个简单的UART

测试向量（Test Bench）和波形发生器：

加法器源程序 相应加法器的测试向量（test bench)

8bit采样sine波形发生器

 

 

 

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